说明
由于 Quartus® Prime Pro Edition 软件 23.2 版存在一个问题，当您通过将 en_refclk_fgt_[n][1..0] 设置为 2'b11 来启用监控模式时，F-Tile 参考和系统 PLL 时钟 FPGA IP 上的 refclk_fgt_enabled_[n] 输出信号将始终为 1'b0。仅当 en_refclk_fgt_[n] 信号设置为 2'b00（禁用 REFCLK）或 2'b01（启用 REFCLK）时，refclk_fgt_enabled_[n] 信号才起作用。
解决方法
不应将 en_refclk_fgt_[n][1..0] 信号设置为 2'b11。如果要监视 F-Tile FGT 收发器参考时钟的状态，可以通过监视 F-Tile PMA/FEC Direct PHY FPGA IP 的 tx_pll_locked 信号来推断这一点
该问题已在 Quartus® Prime Pro Edition 软件版本 23.3 中修复。