Mengapa contoh desain untuk varian F-Tile dengan port FHT yang diaktifkan dalam Subsistem Ethernet Intel® FPGA IP gagal berfungsi dengan baik saat ditargetkan ke Intel Agilex® 7FPGA I-Series Transceiver-SoC Development Kit (4x F-Tile)?

Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 23.2, contoh desain untuk varian F-Tile dengan port FHT yang diaktifkan dalam Subsistem Ethernet Intel® FPGA IP akan gagal berfungsi dengan benar saat ditargetkan ke Intel Agilex® 7 FPGA I-Series Transceiver-SoC Development Kit (4x F-Tile).

Untuk mengatasi masalah ini, lakukan langkah-langkah yang ditunjukkan di bawah ini:
1.) Buka file hw_hssi_ss_f_top.qsf yang ditemukan di direktori <contoh nama proyek desain>/hardware_test_design
2.) Ubah penetapan pin untuk i_clk_ref[0] sebagai berikut:

DARI: set_location_assignment PIN_R14 -hingga i_clk_ref[0]

TO: set_location_assignment PIN_P13 -hingga i_clk_ref[0]

3.) Kompilasi ulang proyek Anda di perangkat lunak Prime Pro Edition Intel® Quartus®
4.) Gunakan GUI Clock Controller kit pengembangan untuk mengatur nilai Si5394 (U118), OUT3 menjadi 156.25MHz
5.) Program proyek Anda ke kit pengembangan

Masalah ini telah diperbaiki di versi 23.3 Perangkat Lunak Intel® Quartus® Prime Pro Edition.