文章 ID: 000094987 内容类型: 错误讯息 上次审核日期: 2023 年 05 月 18 日

Error (175020):Fitter 不能将属于通用组件ed_synth_phylite_s20_0_example_design的逻辑IO_LANE放置在受限的逻辑ed_synth_phylite_s20_0_example_design,因为该区域没有此类逻辑的有效位置

环境

  • 英特尔® Quartus® Prime 设计软件
  • 外部内存接口英特尔® Stratix® 20 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 标准版软件版本 20.4 出现问题,您可以在 PHY Lite 接口英特尔 Agilex® 7 个FPGA IP 的同一个内存条中放置 IO48 区块之间进行 REFCLK 共享时遇到 fitter 问题。

    解决方法

    这些错误是由于硬件限制造成的。fitter 没有检查 REFCLK 位置限制,因为它认为 REFCLK 需要位于同一块区块中。

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