说明
由于英特尔® Quartus® Prime Pro Edition 软件 v23.1 中存在一个问题，当在 Intel Agilex® 7 设备上的同一 F-tile 上同时将 PCIe PHY 和非 PCIe PHY 与 PMA 时钟模式结合使用时，您可能会看到以下支持逻辑生成错误：
错误 （21842）： 由于设计中使用的 IP 组件具有冲突的设置，因此无法生成支持逻辑
错误：无法将设计编程到可用的 F-Tile 上，因为给定的位置约束相互冲突，或者与当前设备上的可用资源相比，设计需要更多的资源。
如果使用了其他具有系统 PLL 时钟模式的非 PCIe PHY，并且已启用了用于具有系统 PLL 时钟模式的非 PCIe PHY，则不会发生此错误。
未启用系统 PLL 以配置非 PCIe PHY 时，会发生此错误。
解决方法
要变通解决此问题，请启用系统 PLL #0 以使用 PMA 时钟模式配置 PMA 直接 PHY，并使系统 PLL #0 的输出时钟保持未连接。您必须使用系统 PLL #0，而不是系统 PLL #1 或 #2 以获取解决方法。PCIe 英特尔 FPGA IP应使用系统 PLL #1 或 #2。