文章 ID: 000094606 内容类型: 维护与性能上次审核日期: 2024 年 08 月 06 日

为什么 PFL-II IP 不符合 FPGA 配置的 Agilex™ 7'nCONFIG high to nSTATUS high' 时序规范？

环境

错误 ID: 16017751356

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 20.1 已修复版本: 23.1

FPGA 知识产权

PLL 英特尔® FPGA IP

已找到版本: 20.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于 Quartus® Prime Pro Edition 软件版本 20.1 中的问题，PFL-II IP 在 5ms 时超时。对于 Agilex™ 7，数据表中的预期最长配置时间为 20 毫秒。

解决方法

要解决此问题，用户可以通过添加 +2 来更改名为“CONF_WAIT_TIMER_WIDTH”的 IP 顶级参数。

该问题已在 Quartus® Prime Pro Edition 软件版本 23.2 中修复。