由于英特尔® Quartus® Prime Pro Edition 软件版本 22.4 F-Tile DisplayPort 英特尔® FPGA IP设计示例出现问题，模拟模型中存在一个错误，其中 Rx Phy Top 模拟了 DisplayPort FMC 子卡所需的硬件通道反转行为，但模拟测试台未能包括相同的通道反转。
这会导致 Rx CRC 显示不正确的值。
要解决英特尔® Quartus® Prime 专业版软件版本 22.4 的这一问题，执行以下步骤来反转 Tx 并行数据：
修改 文件 “<project>/simulation/rtl/tx_phy/tx_phy_top.sv”。
更改下面的参数：
参数 LANE_POLARITY_INVERTED = 0
并 添加 以下代码：
分配gxb_tx_clkout = tx_ls_clkout[3];
分配tx_cadence_fast_clk = tx_syspll_clkout[3];
分配 tx_parallel_data = （dp_tx_link_rate_sync < 8'd6） ？
{24'd0，tx_parallel_data_i[16+：16]，1'd0，tx_parallel_valid[0]，22'd0，tx_parallel_data_i[0+：16]，
24'd0，tx_parallel_data_i[56+：16]，1'd0，tx_parallel_valid[1]，22'd0，tx_parallel_data_i[40+：16]，
24'd0，tx_parallel_data_i[96+：16]，1'd0，tx_parallel_valid[2]，22'd0，tx_parallel_data_i[80+：16]，
24'd0，tx_parallel_data_i[136+：16]，1'd0，tx_parallel_valid[3]，22'd0，tx_parallel_data_i[120+：16]}
{20'd0，tx_parallel_data_i[20+：20]，1'd0，tx_parallel_valid[0]，18'd0，tx_parallel_data_i[0+：20]，
20'd0，tx_parallel_data_i[60+：20]，1'd0，tx_parallel_valid[1]，18'd0，tx_parallel_data_i[40+：20]，
20'd0，tx_parallel_data_i[100+：20]，1'd0，tx_parallel_valid[2]，18'd0，tx_parallel_data_i[80+：20]，
20'd0，tx_parallel_data_i[140+：20]，1'd0，tx_parallel_valid[0]，18'd0，tx_parallel_data_i[120+：20];
此问题已在英特尔® Quartus® Prime Pro Edition 软件版本 23.1 中解决。