文章 ID: 000094086 内容类型: 故障排除 上次审核日期: 2024 年 04 月 09 日

为什么 Agilex™ 7 设备 F-Tile PMA/FEC Direct PHY 多速率 FPGA IP 内的 *pld_fpll_shared_direct_async_out_hioint[2] 时钟域会出现时序违规行为?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 接口
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime Pro Edition 软件 22.4 及更早版本中的 Agilex™ 7 设备 F-Tile PMA/FEC Direct PHY 多速率FPGA IP 存在问题,您可能会在以下时钟传输中看到时序违规:

    从时钟:
    *_auto_tiles|*__reset_controller_src_divided_osc_clk

    目标时钟:
    *_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

    解决方法

    这些时钟域之间的违规行为无效,可以使用 set_false_path 命令避免。

    该问题计划在 Quartus® Prime Pro Edition 软件的未来版本中解决。

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    英特尔® Agilex™ FPGA 和 SoC FPGA

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