为什么AM_LOCK和RX_PCS_READY在模拟英特尔 Agilex 7 FPGA® 100GE MAC+ PCS（可选 RS-FEC （528，514） 仿真设计示例（sim_mode）时，不主张？

由于英特尔® Quartus® Prime 专业版软件版本 22.4 及更早版本出现问题，模拟不表明存在以下配置（适用于 英特尔 Agilex FPGA 100GE MAC+PCS，包含可选 RS-FEC 仿真设计示例的非 PTP E-tile 以太网 IP®，其AM_LOCK和RX_PCS_READY。对以太网英特尔® FPGA IP（非默认值）的 E-Tile 硬 IP 修改 sim_mode 参数时会发生问题，如下所示：

parameter sim_mode = "disable";

配置：

1. 在 IP 选项卡下：
   1. 使用 可选 RSFEC 或 100GE 或 1 到 4 通道 10GE/25GE 设置单 100GE，可选 RSFEC 和 PTP 作为内核版本。
   2. 如果您选择 100GE 或 1 到 4 通道 10GE/25GE，可选 RSFEC 和 PTP 作为内核版本，请在启动时将 100GE 通道设置为活动通道。
   3. 启用 RSFEC 使用 RS-FEC 功能。

      注：RS-FEC 功能仅在选择 100GE 或 1 到 4 通道 10GE/25GE 时可用，可选 RSFEC 和 PTP 作为内核版本。

2. 在 100GE 选项卡下：
   1. 将 100G 设置为以太网速率。
   2. 将 MAC+PCS 设置为 特定以太网 IP 层 ，以实例化 MAC 和 PCS 层或 MAC+PCS+（528，514）RSFEC/MAC + PCS+（528，514） RSFEC 实例化 MAC 和 PCS，并具有 RS-FEC 功能。

要正确禁用用于以太网 英特尔® FPGA IP 的 E-Tile 硬 IP sim_mode参数，执行以下更改：

用于设计时不带 AN/LT：

1. 打开 <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv。

2. 在信号声明后， 复制 并 粘贴 以下行：

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst。E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap。LOG2_MRK = 10;

对于采用 AN/LT 的设计：

1. 将 IP 参数中的链路跌倒限制时间值更改为 2000，如以下屏幕截图所示：

2. 单击 Generate HDL。

3 . 将 更改为上面描述的 <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv 。

完成修改后，按照用户指南中的说明运行模拟。

这个问题将在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中得到解决。