文章 ID: 000094047 内容类型: 勘误上次审核日期: 2025 年 05 月 05 日

将 PHY Lite 用于并行接口 Agilex™ 7 FPGA IP 时为何无法对 PLL 进行实例化？

环境

错误 ID: 22016625652

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 23.1 已修复版本: 23.2

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于 Quartus® Prime Pro Edition 软件 23.1 版存在一个问题，在将 PHY Lite 用于并行接口 Agilex™ 7 FPGA IP 时，无法在顶部子库中对锁相环（PLL）进行实例化。

解决方法

要变通解决此问题，可以在底部子组中以 34-35 或 36-37 的引脚索引实例化差分参考时钟输入。

而单个参考时钟输入只能在底部子组中以 34 或 36 的引脚索引进行实例化。

如果需要在顶级子库中实例化参考时钟输入，则必须将以下赋值添加到 Quartus® Prime Pro Edition 软件设置文件（ .qsf）：

set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst

从 Quartus® Prime Pro Edition 软件版本 23.2 开始，该问题已修复。