文章 ID: 000093865 内容类型: 勘误 上次审核日期: 2023 年 11 月 28 日

在英特尔® Quartus® Prime Pro Edition 软件 22.4 和更早版本中使用 Aldec* Riviera* Verilog 模拟器进行仿真时，为什么 F-Tile 以太网英特尔® FPGA Hard IP的rx_block_lock信号会卡在低电平？

环境

  • 英特尔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Pro Edition 软件 22.4 及更早版本存在一个问题，在使用 Aldec* Riviera* Verilog 模拟器进行仿真时，您可能会看到 F-Tile 以太网英特尔® FPGA Hard IP的 rx_block_lock 信号卡在低电平。

    解决方法

    此问题没有解决方法。
    此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。

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    本文适用于 2 产品

    英特尔® Agilex™ F 系列 FPGA 和 SoC FPGA
    英特尔® Agilex™ 7 FPGA 和 SoC FPGA I 系列

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