文章 ID: 000093533 内容类型: 故障排除 上次审核日期: 2023 年 03 月 20 日

从英特尔® Quartus® Prime Pro Edition Software v22.3 升级到 v22.4 及更高版本后,为什么在使用 F-Tile PMA/FEC 直接 PHY 英特尔 Agilex® 7 FPGA IP 时,会看到在 SDI 模式下配置的逻辑生成错误?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果您未添加“tx_pll_bw_sel”Quartus 设置文件 (QSF) 限制,您在从英特尔® Quartus® Prime 专业版软件 v22.3 升级到 v22.4 及更高版本后,使用 F-Tile PMA/FEC 直接 PHY® 英特尔 Agilex 7 FPGA IP 配置在 SDI 模式下时 可能会看到逻辑生成错误。

     

    在 SDI 模式下的英特尔® F-Tile 收发器在英特尔 Quartus软件 v21.4 或更高版本时需要额外的 QSF 限制。在 SDI 模式下,您的 F-Tile PMA/FEC Direct 英特尔® FPGA PHY IP 设计中,您可能会看到与以下类似的逻辑生成错误。

     

    错误示例:

    错误 (21843):输入变量:

    错误(21843):user.bb_f_ux_tx[0] -> du_inst|sdi_mr_du_sys_inst|tx_phy|tx_phy|dphy_hip_inst|persystem[0].perxcvr[0].fgt.tx_ux.x_bb_f_ux_tx

    错误 (21843):is_used == TRUE

    错误 (21843):位置 == UX15

    错误 (21843):tx_line_rate_bps =11880000000

    错误 (21843):tx_pll_bw_sel == TX_PLL_BW_SEL_LOW

    错误 (21843):tx_tuning_hint == TX_TUNING_HINT_SDI

    错误(21843):user.bb_f_ux_rx[0] -> du_inst sdi_mr_du_sys_inst rx_phy|rx_phy|U_base_profile|directphy_f_0|dphy_hip_inst|persystem[0].perxcvr[0].fgt.rx_ux.x_bb_f_ux_rx

    错误 (21843):is_used == TRUE

    错误 (21843):位置 == UX15

    错误 (21843):txrx_channel_operation == TXRX_CHANNEL_OPERATION_DUAL_SIMPLEX

    解决方法

    要解决此问题,为每个英特尔 F-Tile 收发器 SDI 引脚添加以下限制示例。

     

    限制示例:

    set_instance_assignment - 名称HSSI_PARAMETER“tx_pll_bw_sel=TX_PLL_BW_SEL_MEDIUM”-到

     

    如欲获取英特尔 F-Tile SDI 设计所需的所有 QSF HSSI_PARAMETER 分配的完整列表,您可以在最新版本的英特尔® Quartus® Prime 专业版软件中生成 SDI II 英特尔 FPGA IP设计示例,并参阅 QSF 文件。

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    本文适用于 1 产品

    英特尔® Agilex™ FPGA 和 SoC FPGA

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