文章 ID: 000093339 内容类型: 错误讯息上次审核日期: 2023 年 11 月 15 日

为什么并行接口 Intel Agilex® 7 FPGA IP 的 PHY Lite 会导致 RTL 模拟失败？

环境

错误 ID: 22016256562

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 22.4 已修复版本: 23.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于英特尔® Quartus® Prime Pro Edition 软件版本 22.4 中存在一个问题，在对并行接口 PHY Lite Intel Agilex® 7 FPGA IP 仿真组中的数据引脚输入方向时，您可能会看到以下错误。

[6625000000] 组 0 -- 读取，重复 #0，传输 #0：预期：e0f0e3203e0f0e32 vs 实际：xxxx0000xx[6630000000] 组 0 -- 读取，重复 #0，传输 #1：预期：e07871901e078719 vs 实际：xxx

解决方法

要变通解决此问题，请将引脚类型设置更改为双向模式，以正确执行 PHYlite 模拟。

从英特尔® Quartus® Prime 专业版软件版本 23.1 开始，此问题已修复。