说明
L 和 H-Tile 收发器原生 PHY 英特尔® Stratix® 10 IP rx_pma_clkslip 和 rx_bitslip 功能，两者均可用于在 英特尔® Stratix® 10 L-Tile 和 H-Tile 设备上进行收发器 RX 字对齐。
rx_pma_clkslip端口对物理介质附件 （PMA） 上的行为。一经表明，它会导致解串器跳过一个串行位或暂停一个周期的串行时钟以实现字对齐。暂停的数据馈送至可选的变速箱。
rx_bitslip端口在物理编码子层 （PCS） 上的作用。表明该rx_parallel_data rx_bitslip输入的每一个正边缘滑落 1 位。在变速箱的输出上可以看到滑落点。
使用变速箱时，通常可在 40：66 位模式下使用。如果您使用rx_pma_clkslip端 口 在 40 位域上暂停数据，这可能会导致 66 位域上的字对齐不足。
解决方法
使用 L 和 H-Tile 收发器原生 PHY 英特尔® Stratix® 10 IP rx_bitslip 端口，进行使用变速箱的收发器配置。