文章 ID: 000093108 内容类型: 故障排除 上次审核日期: 2023 年 12 月 01 日

在外部环回模式下使用 F-Tile PMA/FEC 直连 PHY 英特尔® FPGA IP时为何会看到较高的误码率 (BER)?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 确定性延迟 PHY 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于默认 F-Tile PMA/FEC 直接 PHY 发送器参数设置的限制,如果外部环回插入损耗大于 5 dB,您将看到高误码率 (BER)。默认发射机参数仅在插入损耗小于 5 dB 的情况下才能正常工作。

    解决方法

    在这种情况下,如果插入损耗大于5 dB,则需要在qsf文件中添加最佳TX模拟参数以避免BER。以后将更新应用说明以指导调试。

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    本文适用于 2 产品

    英特尔® Agilex™ F 系列 FPGA 和 SoC FPGA
    英特尔® Agilex™ 7 FPGA 和 SoC FPGA I 系列

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