文章 ID: 000093030 内容类型: 故障排除上次审核日期: 2022 年 11 月 27 日

为什么我的协议间 F-Tile 动态重新配置套件英特尔® FPGA IP设计显示 IP 时钟域之间的计时违规，这些域驻地位于相互排他性的重新配置组中？

环境

错误 ID: 22016206705

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 22.3

FPGA 知识产权

接口

已找到版本: 7.0.0

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于英特尔® Quartus® Prime 专业版软件版本 22.3 出现问题，F-Tile 动态重新配置套件英特尔® FPGA IP设计将显示驻地在互为排他性重新配置组中的知识产权（IP）内核之间的时序违规。

解决方法

要解决此问题，创建时钟组限制，以切断相互排斥的时钟域之间的路径。
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。