在 FASTSIM 模式下，使用简化的 PMA 抽象模型来改善面向 PCI Express 的 F-Tile Avalon®流传输英特尔® FPGA IP的整体模拟时间。
使用 Synopsys 验证 IP 进行模拟时，可在 FASTSIM 模式下显示以下错误和警告消息。
其原因在于在模拟中绕过了 PHY 校准。忽略错误和警告消息是安全的。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv （242） @ 382510.547 ns：uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail：ACTIVE_PL_LANE_SERDES：PROTOCOL：serdes_new_min_seen_14]：已见新最小半位周期（已见 0.062500，现在是 0.048750 ns）- SERDES 未锁频。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv （242） @ 519982.5 47 ns：uvm_test_top.secondary_tests_1.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail：ACTIVE_PL_LANE_SERDES：PROTOCOL：serdes_new_min_seen_1]：已见新半位周期（0.062500，现在为 0.048750 ns） - SERDES 未锁频。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv （242） @ 508334.547 ns：uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail：ACTIVE_PL_LANE_SERDES：PROTOCOL：serdes_new_min_seen_4]：已见新最小半位周期（0.062500，现在是 0.048750 ns）-SERDES 未锁频。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv （242） @ 389018.54 7 ns：uvm_test_top.secondary_tests_3.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail：ACTIVE_PL_LANE_SERDES：PROTOCOL：serdes_new_min_seen_3]：已见新半位期限（0.062500，现在是 0.048750 ns）- SERDES 未锁频。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv （242） @ 51032 8.547 ns：uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail：ACTIVE_PL_LANE_SERDES：PROTOCOL：serdes_new_min_seen_3]：已见新最小半位周期（为 0.062500，现在是 0.048750 ns）-SERDES 未锁频。
没有计划来修复错误和警告消息。