文章 ID: 000092876 内容类型: 故障排除 上次审核日期: 2023 年 08 月 16 日

为何在生成使用 SyncE 功能启用的 F-Tile 以太网 英特尔® FPGA Hard IP 多实例 IP 核示例设计时显示错误消息?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Pro Edition 软件版本 22.3 存在一个问题,当同时满足以下两个条件时,您可能会在 IP 目录的 “系统消息 ” 选项卡中看到一条错误消息:

    • 选中 IP 选项卡中的启用专用 CDR 时钟输出选项以启用 SyncE 功能。
    • “示例设计”选项卡中选择了“IP 内核的多实例”菜单

    解决方法

    要变通解决此问题,您可以使用 SyncE 功能生成单独的 “IP 内核的单个实例” ,并手动将它们拼接在一起以用于多个实例。

    例如,您可以参考《F-Tile 以太网英特尔® FPGA Hard IP用户指南》 中的“ Sync-E 时钟通过时钟输出引脚的时钟连接” 图表。

    从英特尔® Quartus® Prime 专业版软件版本 22.4 开始,此问题已修复。

    相关产品

    本文适用于 1 产品

    英特尔® Agilex™ F 系列 FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。