为什么在为 PCI Express 使用 F-Tile Avalon®流英特尔® FPGA IP时报告无限制时钟？

由于英特尔® Quartus® Prime 专业版软件版本 22.3 出现问题，如果启用了多个 F-Tile，GUI 中的 Clock Source 选项配置为 时钟分压器模式，则在使用 F-Tile Avalon®流英特尔® FPGA IP为 PCI Express IP 时，可能会看到从时序分析器中的时钟分压器派生一个不受限制的时钟。

要解决此问题，请修改 PCI Express IP .sdc 的 F-Tile Avalon®流传输英特尔® FPGA IP，如下所示：

例子：

create_generated_clock -name adapter_clk-source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm-master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by pld_pcs_rx_clk_out1_dcm 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous-group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]

更改为：

create_generated_clock -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm-master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous-group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]

此问题从英特尔® Quartus® Prime Pro Edition 软件版本 22.4 开始修复。