文章 ID: 000092533 内容类型: 故障排除 上次审核日期: 2023 年 08 月 15 日

为什么我看到 DDR4、DDR3 IP EMIF IP 模拟英特尔® Arria®10 FPGA mem_reset_n和mem_cke断言不符合 JEDEC 规范?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 外部内存接口英特尔® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    您可能会看到 DDR4 和 DDR3 初始化时序违规,其中 JEDEC 规范在模拟中定义了 500us。

    解决方法

    这是为了缩短仿真时间,实际硬件也符合 JEDEC 规范。

    相关产品

    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。