说明
使用 Xcelium 仿真器以 VHDL 文件格式仿真非 AXI F-tile SDI II 英特尔® FPGA IP设计示例时，您可能会看到如下错误消息：
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）： 模式输入的 Verilog 端口 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin） 需要在隐式映射方面进行关联。
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）： 模式输入的 Verilog 端口 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk） 需要在隐式映射方面进行关联。
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）： 模式输入的 Verilog 端口 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk） 需要在隐式映射方面进行关联。
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）： 模式输入的 Verilog 端口 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link） 需要在隐式映射方面进行关联。
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd，720）： 模式输入的 Verilog 端口 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link） 需要在隐式映射方面进行关联。
- XmeLab： *e，cuvmur （sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv，1335|84）： 设计单元 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' 的实例 'tb_top.du_inst.sdi_tr_du_sys_inst：rx_phy：rx_phy.u_base_profile' 在 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa 中未解析：模块'。
- XmeLab： *e，cuvmur （sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv，1367|90）： 设计单元 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' 的实例 'tb_top.du_inst.sdi_tr_du_sys_inst：rx_phy：rx_phy.u_sec_profile1' 在 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa 中未解析：模块'。
出现这个问题的原因是，将 F-tile PMA/FEC 直接 PHY 多速率英特尔® FPGA IP集成到 F-tile SDI II 英特尔 FPGA IP设计示例中时，某些端口丢失。
解决方法
此问题已从英特尔® Quartus® Prime 专业版软件版本 22.4 开始修复。