文章 ID: 000092261 内容类型: 故障排除 上次审核日期: 2023 年 08 月 16 日

当使用专用英特尔® Stratix® 10 或 Intel Agilex® 7 FPGA 设备REFCLK_GXB引脚为 IOPLL 的参考时钟时,为何会违反最小脉冲宽度?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • IOPLL 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件中存在一个问题,当使用专用REFCLK_GXB引脚为 IOPLL 的参考时钟计时时,您可能会发现 PLL 参考时钟引脚上有最小脉冲宽度违规。

    违反最小脉冲宽度的目标通常是 <refclk 引脚名称>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    解决方法

    为了避免此错误, 请添加 以下 Synopsys* Design Constraints File (.sdc) 约束:

    disable_min_pulse_width [get_cells <参考引脚名称>~inputFITTER_INSERTED_FITTER_INSERTED]

    相关产品

    本文适用于 2 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA
    英特尔® Agilex™ 7 FPGA 和 SoC FPGA

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