说明
由于英特尔® Quartus® Prime Pro Edition 软件 22.2 或更早版本存在问题，在编译针对 英特尔® Stratix® 10 设备家族的设计时，您可能会看到此内部错误。
该错误发生在包含 IOPLL 英特尔® FPGA IP的设计中，参考 时钟 被分配了 LVDS I/O 标准， extclk_out 端口被分配了差分 1.2-V SSTL I/O 标准。
解决方法
为了避免此错误，请将 extclk_out 端口的 I/O 标准更改为 LVDS，因为差分 1.2-V SSTL 是 extclk_out 端口不支持的 I/O 标准。