文章 ID: 000090638 内容类型: 勘误 上次审核日期: 2023 年 01 月 09 日

为什么使用 VHDL 的 F-Tile 动态重配置套件英特尔® IP设计示例在使用 Cadence® Xcellium 模拟器时无法正确模拟?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 接口
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件版本 22.1 存在问题,F-Tile 动态重新配置套件的 VHDL 设计示例实施英特尔® IP无法正确仿真。
    Cadence® Xcellium 模拟器将生成与 dr_cpu_ctrl_inst 模块相关的警告,其中包含与以下所示类似的文本:
    试图将解压结果传播到非 Verilog 实例
     

    解决方法

    要在模拟过程中解决此问题,编辑 run_xcelium.sh 文件添加新的通用交换机,以强制设置dr_cpu_ctrl DMEM_INIT_FILE,并使用 QTLG 流程生成的正确的 *_combined mif 文件。

    注: 确保 只有在 Quartus 支持逻辑生成阶段运行后才能使用 正确的 mif 文件名
    所需分配的示例如下所示:
    xmelab -relax -timescale '1 ps / 1 ps'-access +rwc -通用 “basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \”eth_f_hw__combined_z1577a_x0_y166_n0.mif\“basic_avl_tb_top

    此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。

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    英特尔® Agilex™ 7 FPGA 和 SoC FPGA I 系列

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