在 Quartus® Prime Pro Edition 软件 21.3 版中模拟在 VHDL 中生成的 1 位宽、单时钟 FIFO FPGA IP 时，可能会出现以下错误。
# ** 错误： /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd（34）： （vcom-1133） 在端口“数据”上发现类型不匹配。
# 在组件“adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp”中，端口类型为 “ieee.std_logic_1164.STD_LOGIC”。
# 在实体“adci_rd_error_fifo_auto_fifo_1910_5xd5sry”中，端口类型为 “ieee.std_logic_1164.STD_LOGIC_VECTOR”
# ** 错误： /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd（34）： （vcom-1133） 在端口“q”上发现类型不匹配。
# 在组件“adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp”中，端口类型为 “ieee.std_logic_1164.STD_LOGIC”。
# 在实体“adci_rd_error_fifo_auto_fifo_1910_5xd5sry”中，端口类型为 “ieee.std_logic_1164.STD_LOGIC_VECTOR”
要在 Quartus® Prime Pro Edition 软件版本 21.3 中解决此问题，请在 Verilog 中生成 1 位宽、单时钟 FIFO FPGA IP 并创建 VHDL 封装器。将 VHDL 封装器连接到主设计。
该问题计划在 Quartus® Prime Pro Edition 软件的未来版本中解决。