说明
您在英特尔® Quartus® Prime 精简版和标准版的合成过程中可能会看到此错误。在编译系统 Verilog Interfaces 时会发生此错误，而端口列表使用 Verilog-95 语法进行编码。
模块 module_a（clk、rst、module_a_inf）;
输入 clk; 内核时钟
输入 rst; Rst。
module_a_to_module_b_interface.module_a module_a_inf; 模块 A 接口
解决方法
此限制仅英特尔® Quartus® Prime Lite 版和标准版中出现。有两种方法可解决此问题：
- 使用 英特尔® Quartus® Prime 专业版进行编译
- 将接口语法更改为：
模块module_a（
输入 clk， // Core 时钟
输入 rst， // rst。
module_a_to_module_b_interface.module_a module_a_inf // 模块 A 接口
);