说明
来自 PCI Express R-Tile Avalon® 流传输英特尔® FPGA IP 的 pX_reset_status_n_o信号包括 一个与背对背 pin_perst_n 数量相关的累加特性。
每个背靠背 pin_perst_n 事件将一个接一个地排队并执行，从而影响 PCI Express 从重置出来并卸载pX_reset_status_n_o 英特尔® FPGA IP信号 Avalon®所需的总时间。
图 1 显示了从主机发出单pin_perst_n分条时 PCI Express 的 R-Tile Avalon®流传输 英特尔® FPGA IP 行为。图 2 显示了多pin_perst_n 警报发出时的累加特性。
解决方法
《适合 PCI Express 的 R-Tile Avalon® 流传输英特尔® FPGA IP用户指南》已更新，以包含从版本 22.2 开始的信息。