文章 ID: 000089948 内容类型: 故障排除上次审核日期: 2023 年 03 月 20 日

我是否应在英特尔® Stratix® 10 或® 英特尔 Agilex 7 E-Tile FPGAs 上保留 E-Tile 通道 PLL 的未使用发射器引脚？

环境

错误 ID: 18021013013

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 21.4 已修复版本: 22.3

FPGA 知识产权

Stratix® 10 E-Tile 收发器原生 PHY

已找到版本: 21.4

文档文档 ID: 683723 已找到版本: 2021-12-09

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

不能，您无需在英特尔® Stratix® 10® 或英特尔 Agilex 7 E-Tile FPGAs 上保留 E-Tile 通道 PLL 的未使用发射器引脚。

例如：如果您当前的设计在位置 4 中实施 E-Tile 通道 PLL，以外部 EMIB 时钟模式时钟 E-Tile 通道 0-3，则如果该通道后来被用作数据通道而非通道 PLL，您无需保留通道 4 的 TX 引脚。

解决方法

这些信息将被添加到《E-Tile 收发器 PHY 用户指南》的未来修订版中。