文章 ID: 000088899 内容类型: 故障排除 上次审核日期: 2023 年 06 月 05 日

为什么我的设计包含 F-Tile JESD204C 英特尔® FPGA IP使用 英特尔 Agilex® 7 无法通过英特尔® Quartus®“支持逻辑生成”阶段?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件版本 21.3 和 21.4 出现问题,包含使用® 英特尔 Agilex 7 设备的 F-Tile JESD204C 英特尔® FPGA IP的设计将无法通过英特尔® Quartus® Prime 专业版软件“支持逻辑生成”阶段。

    如果选定的数据速率在 64 下无法分辨,便会遇到此错误。

    解决方法

    要解决此问题,在 JESD204C IP选择一个数据速率,可视化 64。

    如果这项操作不实用,则必须使用以下方程选择一个 System PLL 输出频率
    系统 PLL 输出频率 = (数据速率/32) * 2

    因此,每个系统 PLL 输出频率必须小于或等于 1 GHz。

    此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Agilex™ 7 FPGA 和 SoC FPGA I 系列

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