由于英特尔® Quartus® Prime 专业版软件版本 21.3 和 21.4 出现问题,包含使用® 英特尔 Agilex 7 设备的 F-Tile JESD204C 英特尔® FPGA IP的设计将无法通过英特尔® Quartus® Prime 专业版软件“支持逻辑生成”阶段。
如果选定的数据速率在 64 下无法分辨,便会遇到此错误。
要解决此问题,在 JESD204C IP 中选择一个数据速率,可视化 64。
如果这项操作不实用,则必须使用以下方程选择一个 System PLL 输出频率:
系统 PLL 输出频率 = (数据速率/32) * 2
因此,每个系统 PLL 输出频率必须小于或等于 1 GHz。
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。