文章 ID: 000088809 内容类型: 故障排除 上次审核日期: 2023 年 06 月 18 日

为什么 英特尔 Agilex® 7® 和 英特尔 Agilex 9 FPGA输入路径设计的 PHY Lite 并行接口英特尔 FPGA IP出现间歇性位错误?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime 专业版软件版本 21.4 出现问题,当将 PHY Lite 用于并行接口英特尔 FPGA IP®适用于 英特尔 Agilex 7 和 英特尔 Agilex 9 FPGA 时,您可能会发现 Periphery to-Core (P2C) 路径的功能故障或®位错误。这是因为没有分析 P2C 传输路径的时间安排。

    此问题仅影响 PHY Lite 内的 P2C 传输,用于并行接口英特尔 FPGA IP英特尔 Agilex 7 和 英特尔 Agilex 9 FPGA。

    解决方法

    对此问题没有解决方法,但计划发布一个补丁。

    此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。

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    本文适用于 1 产品

    英特尔® Agilex™ FPGA 和 SoC FPGA

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