说明
由于 英特尔® FPGA Download Cable II 的自动调整频率功能（以前称为 USB Blaster II 下载电缆），每个电源周期后，频率 （TCK） 设置为 24 MHz，但英特尔 Agilex® DDR4 FPGA IP 示例设计将 JTAG 频率 （TCK） 限制为 16 MHz，导致系统内源代码和探测实例捕获不正确的数据。
解决方法
要解决此问题，在运行 英特尔 Agilex FPGA DDR4 IP 示例设计测试之前®，将 JTAG TCK 设置为 16 MHz。正确设置频率后，在编译设计时可以安全地忽略以下警告：
警告：外部内存接口 IP 示例设计使用 jtag_example.sdc 的默认 JTAG 时序限制。为了正确的硬件行为，您必须查看时序限制，并确保它们准确地反映您的 JTAG 拓扑和时钟速度。