在 Quartus® Prime Pro Edition 软件 v21.3 及更早版本中,在外部锁相环 (PLL) 模式下编译包含 LVDS SERDES FPGA IP 的设计时,您可能会看到此错误。
当 LVDS SERDES FPGA IP 列在 Quartus® 设置文件 (QSF) 中的 IOPLL FPGA IP 上方时,就会发生此错误。
为避免此错误,请确保 IOPLL FPGA IP 列于 Quartus® 设置文件 (QSF) 中 LVDS SERDES FPGA IP 的上方。
更有用的错误消息计划添加到 Quartus® Prime Pro Edition 软件的未来版本中。