说明
使用时钟控制英特尔® FPGA IP内核的 时钟输出分部 功能时，时序分析器出现以下警告：
忽略_intelclkctrl_.sdc （293）： |intelclkctrl_0|clkdiv_inst|clock_div1/2/4 不能与引脚匹配
如果在 IP 内核中启用了 clock_div1x、 clock_div2x或 clock_div4x ，但在您的设计中未物理连接，则可能发生警告。
解决方法
如果时钟有意未融合，则可以安全地忽略此警告。