文章 ID: 000087210 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

错误 (18090):外部内存和 PHYLite 接口必须在受限于同一 I/O 列时共享通用时钟和重置信号

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在实施两个独立的外部内存接口英特尔® Cyclone®10 DDR3 IP 放在同一 I/O 列中的项目中,可能会看到以下 fitter 错误:它们将共享一个连接到其global_reset_n端口但不共享时钟的重置信号:

    Error (18090):外部内存和 PHYLite 接口必须在受限于同一 I/O 列时共享通用时钟和重置信号。已发现以下冲突信号:

    信息 (18087):信号:|arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int

    信息 (18087):信号:|arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int

    在此配置中,DDR3 IP global_reset_n 端口必须连接到同一重置信号。请注意,DDR3 时钟共享(pll 参考时钟或内核时钟)是可选的。

    解决方法

    要解决此 fitter 错误:

    1. 确保未选择英特尔® Cyclone® 10 DDR3 IP 参数 诊断 > 示例设计 > 启用系统内源代码和探测 (ISSP)。
    2. 如果项目中有 ISSP 分配 .qsf 文件,如下所示,请对此进行评论或删除。

    set_global_assignment - 名称VERILOG_MACRO"ALTERA_EMIF_ENABLE_ISSP=1"

    在项目中启用 ISSP 会导致 英特尔 Quartus® Prime 专业版软件将 DDR3 IP 重置信号解释为不同,即使它们连接到同一信号源。

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    本文适用于 1 产品

    英特尔® Cyclone® 10 GX FPGA

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