如何更改 Interlaken 英特尔® FPGA IP针对英特尔® Stratix® 10 生成的示例设计的数据速率和收发器参考时钟频率，其值与 IP 参数编辑器 GUI 中选择的值略有不同？

以 英特尔® Stratix® 10 H-Tile 或 E-Tile 为目标的 Interlaken（第二代）英特尔® FPGA IP仅支持 IP 参数编辑 GUI 中一定数量的数据速率和参考时钟选项。

为解决此问题，一旦 Interlaken（第二代）英特尔® FPGA IP示例设计针对英特尔® Stratix®生成了英特尔® Stratix® 10 H-Tile 或 E-Tile，您应执行以下步骤，以将数据速率和收发器参考时钟频率更改为一个略为不同的值。

针对 10 E-Tile 英特尔® Stratix®时更改数据速率/参考时钟频率的步骤：

• 将以下行添加到 /uflex_ilk_0_example_design/example_design/quartus/example_design.sdc

create_clock名 pll_ref_clk——时间段"MHz"[get_ports pll_ref_clk]

• 请在/uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_etile_2101/synth/ilk_uflex_ip_parameters_.tcl中更改以下设置。

[第 12 行] native_phy_ip_params pma_tx_data_rate_profile0"在 Mbps 中"

[第 13 行] 该口述native_phy_ip_params pma_rx_data_rate_profile0""

[第 28 行] 该规定native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0""

[第 30 行] dict 设置native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0""

针对 10 H-Tile 英特尔® Stratix®时更改数据速率/参考时钟频率的步骤：

• 将以下行添加到 /uflex_ilk_0_example_design/example_design/quartus/example_design.sdc

create_clock名 pll_ref_clk周期"MHz"[get_ports pll_ref_clk]

• 请在/uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_htile_1921/synth/ilk_uflex_ip_parameters_.tcl中更改以下设置。

[第 13 行] 该口述native_phy_ip_params set_data_rate_profile0设置为"< Mbps 中希望使用的数据速率>"