文章 ID: 000087203 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

使用 ATX PLL 时，Stratix V 硬核 IP 报告不正确报告的内核clkout 频率

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    报告的频率 coreclkout 错误 适用于 ATX PLL 时面向 PCI Express IP 内核的 Stratix V 硬核 IP 用于 Gen1 设备。Quartus® II 软件报告频率 coreclkout 实际频率的一半。

    解决方法

    变通方法是添加以下 Synopsys 设计限制 （SDC） coreclkout:

    create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    例如，如果 TimeQuest 报告有 16 ns 时钟，SDC 是：

    create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

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