关键问题
说明
RapidIO II IP 核 I/O 逻辑层从端口需要
该 Avalon-MM 主表明该 ios_rd_wr_write 信号
持续进入写入突发的整个持续时间。
如果Avalon-MM 主模块解组装 ios_rd_wr_write 信号
当其将写入数据发送到 RapidIO II IP 内核时，IP
内核错误地将传入的数据划分为多个传输
RapidIO 链路上的数据包。
解决方法
此问题没有变通办法。您必须确保所有Avalon-MM
与 RapidIO 通信的设计中的主模块
II IP 核 I/O 逻辑层从端口，符合
持续维护 ios_rd_wr_write 信号
对于 RapidIO II IP 内核的任何写入突发的完整持续时间。
此问题在 RapidIO II IP 内核的版本 14.1 中修复。