文章 ID: 000087032 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 28 日

关键警告(176575):无法实施顶部/底部或左侧/右侧 PLL <pll name="">,因为 PLL 的输入时钟使用 I/O 标准 LVDS,频率为 800 MHz。但是,该设备仅支持高达 762 MHz 的频率。</pll>

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在尝试将 800MHz 的切换速率和 LVDS I/O 分配分配到Stratix® IV 设备(密度为 680、530、360 和 290)的时钟引脚时,您会出现此错误。

    表 1-42 在 DC 和 Stratix IV 设备的交换特性 (PDF) 中指出,对于 -2/-2X 速度等级设备,支持 800MHz,适用于fHSCLK_in(输入时钟频率)True Differential I/O 标准。  这不适用于上面列出的高密度设备。

    解决方法 表 1-42 计划固定为表明 762MHz 是更高密度设备支持的最大频率。

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    本文适用于 3 产品

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

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