说明
由于英特尔® Quartus® Prime 专业版软件版本 19.1 和英特尔® Quartus® Prime 标准版软件版本 18.1 更新 1 出现问题，您可能会看到面向并行接口的 PHY Lite 的接口时钟频率、PLL 参考时钟频率和 VCO 时钟频率英特尔® Arria®生成的 10 FPGA IP 与用户输入频率不同。当您执行 RTL 模拟时，您将看到使用的频率是用户输入频率，而不是编译报告中的频率。
例如，
解决方法
为了避免 RTL 模拟中的舍入错误，在模拟过程中，频率达到最近的偶数，因此每个时钟边缘都对齐。但是在真实的硬件中，频率将是编译报告中的频率。