文章 ID: 000086872 内容类型: 故障排除 上次审核日期: 2019 年 08 月 23 日

为什么在启用 Signal Tap 时会看到最大偏斜时序违规?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件版本 18.1 出现问题,在启用 Signal Tap 编译项目时,您可能会遇到最大偏斜违规。这些违规发生在针对 英特尔® Arria® 10 设备的设计中,因为 intel_signal_tap.sdc 中自动生成的时序限制过将最大延迟限制到 1 ns。

     

    解决方法

    要解决此问题,编写 一个set_max_delay 约束,以将 set_max_delay 限制覆盖在自动生成的 intel_signal_tap.sdc 中:

    set_max_delay -从 [get_registers {auto_fab_0|alt_sld_fab_0|alt_sld_fab_0|auto_signaltap_top|sld_signaltap_inst|sld_signaltap_body|sld_signaltap_body|jtag_acq_clk_xing|intel_stp_status_bits_cdc_u1|stp_status_bits_in_reg[*]}]-到 [get_registers {auto_fab_0|alt_sld_fab_0|alt_sld_fab_0|auto_signaltap_top|sld_signaltap_inst|sld_signaltap_body|sld_signaltap_body|jtag_acq_clk_xing|intel_stp_status_bits_cdc_u1|stp_status_bits_out[*]}] 30.000

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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