说明
由于英特尔® Quartus® Prime 专业版软件版本 19.2 及更早出现问题，如果您有一个用于在设计中创建 IP 的 VHDL 或 Verilog 代码中使用的生成声明，英特尔® Quartus® Prime 时序分析器将忽略 英特尔® Arria® 10/Cyclone® 10 硬 IP 的时序限制。出现此问题的原因是生成声明将创建一个"\"，即 英特尔 Arria 10/Cyclone 10 硬核 IP 适用于 PCI Express* SDC （Synopsys* Design Constraint） 文件的 hiera路径。
解决方法
要解决此问题， 请下载适用于 PCI Express* SDC 文件的 英特尔® Arria® 10/Cyclone® 10 硬核 IP，然后将 altera_pci_express.sdc 替换为 //altera_pcie_a10_hip/合成。
此问题从英特尔® Quartus® Prime Pro Edition 软件版本 19.3 开始修复。