文章 ID: 000086755 内容类型: 故障排除 上次审核日期: 2021 年 07 月 14 日

为什么使用 Cadence NCSim* 或 Cadence Xcelium* 模拟器时,英特尔 Agilex® 7 设备 EMIF IP 的 VHDL 设计示例中的编译错误是什么?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 内存接口和控制器
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件版本 21.2 及更早版本出现问题,在编译 Cadence NCSim* 或 Cadence Xcelium* 模拟器中英特尔 Agilex® 7 设备 EMIF IP 的 VHDL 设计示例时,您可能会看到以下类似的错误。

    ncelab:*E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60):外来模块端口模式calbus_rdata_1必须与实体/组件的端口/信号ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd:第 65 行,位置 66)。

    ncelab:*E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60):外来模块端口模式calbus_seq_param_tbl_1必须与实体/组件的端口/信号ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd:第 65 行,位置 66)。

    解决方法

    从 英特尔® Quartus® Prime Pro Edition Software v21.3 开始解决这个问题。

     

     

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    英特尔® Agilex™ 7 FPGA 和 SoC FPGA

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