文章 ID: 000086689 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么我会看到 DCP1.2 OpenCL BSP 设计中违反时序操作？

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 OpenCL™ 的英特尔® FPGA SDK
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    编译 DCP1.2 OpenCL BSP 设计时，可能会看到小抓握时序违规。

     

    解决方法

    此保留时序违规不会在 DCP1.2 OpenCL BSP 设计上导致任何功能问题。

    这个问题已在 DCP 1.2.1 OpenCL BSP 设计中得到解决。

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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