文章 ID: 000086618 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

警告 (176441):I/O 引脚<引脚名称>由于要求冲突而无法满足时序限制。I/O 引脚是 PLL 补偿的 I/O,但设置/保留要求与源 PLL 模式(源同步或 ZDB)相冲突。

环境

  • 英特尔® Quartus® Prime 标准版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    英特尔® Quartus® Prime 标准版软件可能在编译过程中发布此警告消息,此时您在英特尔® MAX® 10 设备中使用 LVDS 接收器,并限制设置,并保留 Synopsys Design Constraint (SDC) 文件中的输入引脚时间。这是因为当 PLL 设置为 LVDS 设计源同步或 ZDB 模式时,在编译过程中会自动使用最佳延迟链设置,但是将忽略 LVDS 接收器输入的设置和保留时间限制。发出警告以通知用户忽略不计的限制。

    尽管在编译过程中忽略 SDC 中的 LVDS 接收器输入的设置和保留时间限制,但时序分析器在编译后使用它们进行时序分析。
     

    解决方法

    您可以安全地忽略此警告消息。

    相关产品

    本文适用于 1 产品

    英特尔® MAX® 10 FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。