说明
如果您的设计包含一个链式 DSP 实例，其 DSP 模块多于设备中主干时钟区域中的 DSP 模块，则您可能会看到此错误。
定制 FIR 滤波器等设计将 DSP 模块与扫描或链式总线连接在一起。可与扫描或链式总线连接的 DSP 块数量有限。
链中 DSP 模块数量的限制因设备而异，并基于主干时钟区域一列中的 DSP 模块数量。要确定此限制，请执行以下步骤：
- 对您的设计进行综合/分析
- 打开 Chip Planner，在 层设置 选项卡中选择 “Spine 时钟区域”。例如，Arria® 10 10AX066 被划分为 30 个主干时钟区域，如下所示：
- 放大至其中一个主干时钟区域。每个主干时钟区域可以有 1、2 或 4 个 DSP 列。DSP 块和 DSP 列的数量在每个主干时钟区域中都有所不同。例如，请参见下图，Arria® 10 10AX066 中的 spine 时钟区域 15 具有 4 列，其中较长的 2 列具有 31 个 DSP 块，较短的 2 列具有 27 个 DSP 块。
在Arria® 10 10AX066 中，每个 spine 时钟列的 DSP 模块数量如下：
1 列 19 个 DSP 模块
40 列 27 个 DSP 模块
8 列 28 个 DSP 模块
8 列 30 个 DSP 模块
4 列 31 个 DSP 模块
总列数： 61
DSP 模块总数：1687
如果您的设计要求实例化多个链接的 DSP 实例，则适当选择模块的数量。链接式的 27 个 DSP 模块几乎可以安装在 Arria® 10 10AX066 的所有主干时钟区域。
拟合器将为您的设计选择最佳的脊柱时钟区域。
解决方法
为避免此错误，请确保链中的 DSP 块数不超过 Spine 时钟区域列中的 DSP 块数。