文章 ID: 000086426 内容类型: 故障排除 上次审核日期: 2018 年 12 月 06 日

verilog hdl 或 vhdl 错误： 解密 data_block 失败

环境

  • 英特尔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件 18.1 及更早版本出现问题，您在迁移 IP 时可能会在合成阶段看到此错误消息。

    解决方法

    要解决此问题，在 Platform Designer 中人工重新生成影响 IP。

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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