文章 ID: 000086415 内容类型: 错误讯息上次审核日期: 2017 年 11 月 01 日

错误（可抑制）：（vsim-3058） Verilog 端口 'av_st_din_data' 的宽度（83）与其 VHDL 连接的阵列长度（48）不匹配

环境

错误 ID: 474035 507520 475719 507548

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 17.0.1 已修复版本: 20.2

FPGA 知识产权

时钟视频输出 II（4K 就绪）英特尔® FPGA IP

已找到版本: 17.0.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于 Quartus® Prime 软件版本 17.0 更新 1 及更早版本存在一个问题，在为时钟视频输出 II IP 核运行基于 VHDL VHDL 的仿真模型时，您可能会看到上述错误。

解决方法

此问题没有解决方法;用户必须安装 Quartus® Prime Pro Edition 软件 20.2 版本才能解决此问题。