为什么在模拟 DDR2 SDRAM 和 DDR3 SDRAM 控制器时，Avalon总线会在版本 11.0 中生成 UniPHY 来锁定？

DDR2 SDRAM 和 DDR3 SDRAM UniPHY 控制器版本 11.0，启用了控制和状态寄存器 （CSR） 接口，导致Avalon总线锁定在 Modelsim 模拟中。Avalon读写交易后，WAITREQUEST 信号表明该高性能且无限维持，不允许在 Avalon 总线上进行其他读写交易。

问题在于alt_mem_ddrx_csr.v 文件。文件中存在总线宽度不匹配，导致某些配置端口无法连接。

变通方法是下载 alt_mem_ddrx_csr.v 文件的附加版本，并在以下目录中覆盖四个实例：

corename/

内核名_sim/altera_mem_if_nextgen_ddr3_controller_core/

corename_example_design/模拟/内核名_example_sim/子调制

内核名_example_design/example_project/corename_示例/子调制程序

此问题将在 Quartus® II 软件的未来版本中解决。

从以下链接下载 Verilog 文件：

alt_mem_ddrx_csr.v （Verilog）

变通方法是下载 alt_mem_ddrx_csr.v 文件的附加版本，并在以下目录中覆盖四个实例：

corename/

内核名_sim/altera_mem_if_nextgen_ddr3_controller_core/

corename_example_design/模拟/内核名_example_sim/子调制

内核名_example_design/example_project/corename_示例/子调制程序

此问题将在 Quartus® II 软件的未来版本中解决。

从以下链接下载 Verilog 文件：