文章 ID: 000086183 内容类型: 故障排除 上次审核日期: 2018 年 12 月 06 日

为什么在英特尔® Stratix® 10 SoC 黄金硬件参考设计 (GHRD) 中使用 100 MHz FPGA输入时钟 (fpga_clk_100) 时,会看到 PLL 锁定问题和数据错误?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    PIN_AW10上FPGA 100 MHz 时钟fpga_clk_100被错误地定义为英特尔® Stratix® 10 SoC 黄金硬件参考设计 (GHRD) 版本 18.1 及更早版本中的 LVDS 时钟。  这可能会导致设计中使用此来源时钟的逻辑出现意外行为。

    解决方法

    要解决此问题,请使用 分配>分配编辑器或分配>Pin Planner 工具,将fpga_clk_100IO 分配 LVDS 编辑到 1.8V PIN_AW10)。

     

    注:如果设计已编译,则必须在自动创建的 LVDS 上将 IO 标准与信号fpga_clk_100 (n) 相辅相成,必须将其设置为 1.8V。 然后,自动创建的 LVDS 补充信号将被自动移除。

     

    此修复程序计划包含在英特尔 Stratix 10 SoC GHRD 的未来版本中。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 SX SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。