关键问题
PIN_AW10上FPGA 100 MHz 时钟fpga_clk_100被错误地定义为英特尔® Stratix® 10 SoC 黄金硬件参考设计 (GHRD) 版本 18.1 及更早版本中的 LVDS 时钟。 这可能会导致设计中使用此来源时钟的逻辑出现意外行为。
要解决此问题,请使用 分配>分配编辑器或分配>Pin Planner 工具,将fpga_clk_100的 IO 分配 从 LVDS 编辑到 1.8V (PIN_AW10)。
注:如果设计已编译,则必须在自动创建的 LVDS 上将 IO 标准与信号fpga_clk_100 (n) 相辅相成,必须将其设置为 1.8V。 然后,自动创建的 LVDS 补充信号将被自动移除。
此修复程序计划包含在英特尔 Stratix 10 SoC GHRD 的未来版本中。