说明
由于 Quartus® II 软件版本 12.1 SP1 及更早版本出现问题，由原理图块设计文件（.bdf）生成的 Verilog HDL 文件可能无法正确模拟。当原理图设计包含Altera®基元时，系统会出现此种问题。从原理图生成的 Verilog HDL 文件请参阅这些使用所有大写字母的基元。适用于这些基元的 Verilog HDL 模拟库使用所有低写字母。例如，从原理图生成的 Verilog HDL 文件可能包括模块 SRFF ，而模拟库包括模块 srff 。
解决方法
为解决此问题，编辑从原理图设计创建的任何 Verilog HDL 文件，并将参考内容从所有大写字都更改为所有下置字母的Altera基元。