关键问题
说明
此问题会影响 Arria V 和 DDR3 接口上的 DDR2 和 DDR3 接口 Cyclone V 设备。
在版本 14.0 中，对 ArriaV 和 Cyclone 进行了更改
V 硬内存控制器（适用于 HPS 和非 HPS 配置）
从而使 I/O 输出缓冲区终止大约一个
内存时钟周期比输出缓冲区启用的时间早。此更改
是为了改善写入前导时长 （ tWPRE ）
DDR2 和 DDR3 接口。但是，这种变化也会导致增长
在静态功耗耗中，因为它支持读取 OCT 终止
接口空闲时。
此更改在版本 14.1 中还原。
如果您使用的是版本 14.0 或 14.1，遇到功能
故障直接归结于 tWPRE 时序，请联系
Altera技术服务通办法。
解决方法
此问题的变通办法可联系Altera技术 服务。
此问题将在将来的版本中修复。